Alcune particolari strutture di circuiti sono spesso utilizzate per realizzare circuiti più complessi. In questa pagina sono descritti alcuni di questi blocchi, che a loro volta formati da porte logiche.
Il termine MSI (Medium Scale Integration) indica circuiti integrati che contengono qualche decina di porte logiche o poche centinaia.
I decoder sono una famiglia piuttosto ampia e variegata di componenti che vengono utilizzati per convertire un codice binario in una sua versione "decodificata". Ovviamente tale definizione è piuttosto generica...
Verranno qui descritti solo i decoder binari, spesso indicati come da N a 2N (N-to-2N).
Questi dispositivi hanno:
Le uscite valgono tutte 0 ad eccezione di quella il cui indice coincide con il numero binari in ingresso.
Si consideri un decoder binario 2-to-4.
Per esempio, se gli ingressi di selezione valgono A1=1 e A0=0, corrispondenti al numero binario 10, cioè 2 (attenzione all'ordine!), l'unica uscita che vale 1 sarà Y2.
La tabella di verità completa è:
| A1 | A0 | Y0 | Y1 | Y2 | Y3 |
|---|---|---|---|---|---|
| 0 | 0 | 1 | 0 | 0 | 0 |
| 0 | 1 | 0 | 1 | 0 | 0 |
| 1 | 0 | 0 | 0 | 1 | 0 |
| 1 | 1 | 0 | 0 | 0 | 1 |
La figura seguente mostra il funzionamento di questo decoder, simulato con Deeds.
Si noti la presenza di un ingresso di abilitazione (enable) che, quando basso, azzera tutte le uscite, indipendentemente dal valore di A1 ed A0. Per descrivere questo comportamento si usa spesso l'espressione: ingresso di abilitazione attivo alto.
La tabella di verità è la seguente:
| EN | A1 | A0 | Y0 | Y1 | Y2 | Y3 |
|---|---|---|---|---|---|---|
| 0 | 0 | 0 | 0 | 0 | 0 | 0 |
| 0 | 0 | 1 | 0 | 0 | 0 | 0 |
| 0 | 1 | 0 | 0 | 0 | 0 | 0 |
| 0 | 1 | 1 | 0 | 0 | 0 | 0 |
| 1 | 0 | 0 | 1 | 0 | 0 | 0 |
| 1 | 0 | 1 | 0 | 1 | 0 | 0 |
| 1 | 1 | 0 | 0 | 0 | 1 | 0 |
| 1 | 1 | 1 | 0 | 0 | 0 | 1 |
Per rendere più compatta la tabella viene introdotto il simbolo X, con il significato di "qualunque valore". La tabella si riduce come di seguito:
| EN | A1 | A0 | Y0 | Y1 | Y2 | Y3 |
|---|---|---|---|---|---|---|
| 0 | X | X | 0 | 0 | 0 | 0 |
| 1 | 0 | 0 | 1 | 0 | 0 | 0 |
| 1 | 0 | 1 | 0 | 1 | 0 | 0 |
| 1 | 1 | 0 | 0 | 0 | 1 | 0 |
| 1 | 1 | 1 | 0 | 0 | 0 | 1 |
Tra le variazioni più frequenti abbiamo decoder con l'ingresso di Enable attivo basso: solo quando l'Enable è basso il decoder attiva una delle uscite, in funzione degli ingressi. Quello di seguito mostrato sono i simboli MIL e IEC di un decoder 4-to-16 con ingresso di Enable attivo basso, come riconoscibile dal simbolo di negazione. A volte (non in questo caso) un ingresso attivo basso è indicato come EN.
A volte anche le uscite sono "attive basse", in pratica negate rispetto alla tabella precedente: tutte le uscite valgono 1 ad eccezione di quella selezionata.
Un esempio di codice VHDL relativo ad un decoder 2-to-4 senza ingresso di Enable:
library IEEE;
use IEEE.STD_LOGIC_1164.all;
entity decoder is
port(a : in STD_LOGIC_VECTOR(1 downto 0);
Q : out STD_LOGIC_VECTOR(3 downto 0)
);
end decoder;
architecture bhv of decoder is
begin
process(a)
begin
case a is
when "00" => b <= "0001";
when "01" => b <= "0010";
when "10" => b <= "0100";
when "11" => b <= "1000";
when others => b <= "0000";
end case;
end process;
end bhv;
Disegnare il simbolo di un decoder binario 3-to-8 senza ingresso di enable. Quanti sono gli ingressi? Quante sono le uscite?
Scrivere la tabella di verità. Quante sono le colonne? Quante sono le righe?
Disegnare il simbolo di un decoder binario 3-to-8 con ingresso di enable. Quanti sono gli ingressi? Quante sono le uscite?
Scrivere la tabella di verità. Quante sono le colonne? Quante sono le righe? Attenzione: la risposta cambia se si usano le X oppure no
Esaminare i fogli tecnici dei decoder 74HC139, 74HC138, 74HC154. Prestare attenzione a:
Esaminare i vari decoder presenti in Deeds ed in particolare quello indicato come 138 like. Alla pagina www.digitalelectronicsdeeds...comb.html sono presenti due esempi.
Un encoder è un circuito MSI con 2N ingressi ed N uscite: le uscite indicano in binario quale è l'unico ingresso che vale 1. Dalla descrizione si comprende che è "il contrario" di un decoder, anche se molto meno utilizzato.
Presenta un problema: cosa succede se più di un ingresso vale 1? La soluzione nel seguente esercizio
Esaminare il comportamento dell'encoder con priorità (Priority Encoder) 74CH147 consultando i fogli tecnici e simulandolo con Deeds
Un multiplexer è un circuito dotato di:
L'uscita assume il valore presente all'ingresso il cui indice coincide con il numero binario presente negli ingressi di selezione.
Si consideri un multiplexer a quattro vie.
Per esempio, se gli ingressi di selezione valgono S1=1 e S0=0, corrispondenti al numero binario 10, cioè 2 (attenzione all'ordine!), l'uscita sarà pari al valore binario presente all'ingresso I2.
Gli ingressi sono complessivamente 6 e quindi la tabella di verità è costituita da ben 64 righe (26). Di seguito una piccola parte di questa enorme tabella, dove è messo in evidenza l'ingresso selezionato:
| I0 | I1 | I2 | I3 | S1 | S0 | Q |
|---|---|---|---|---|---|---|
| 1 | 0 | 1 | 1 | 0 | 0 | 1 |
| 1 | 0 | 1 | 1 | 0 | 1 | 0 |
| 1 | 0 | 1 | 1 | 1 | 0 | 1 |
| 1 | 0 | 1 | 1 | 1 | 1 | 1 |
| ... | ... | ... | ... | ... | ... | ... |
Spesso viene utilizzata una tabella di verità molto più compatta della precedente che deriva direttamente dalla descrizione del comportamento del multiplexer:
| I0 | I1 | I2 | I3 | S1 | S0 | Q |
|---|---|---|---|---|---|---|
| I0 | I1 | I2 | I3 | 0 | 0 | I0 |
| I0 | I1 | I2 | I3 | 0 | 1 | I1 |
| I0 | I1 | I2 | I3 | 1 | 0 | I2 |
| I0 | I1 | I2 | I3 | 1 | 1 | I3 |
La figura seguente mostra il funzionamento di questo multiplexer, simulato con Deeds, limitandosi alle prime due righe della tabella di verità. L'ingresso selezionato è evidenziato dalla freccia arancione
Attività: simulare almeno alcune delle altre 62 righe della tabella di verità.
Di seguito i simboli MIL e IEC:
Un altro simbolo molto usato è il seguente:
Un esempio di codice VHDL:
library IEEE;
use IEEE.STD_LOGIC_1164.all;
entity MUX4 is
port (A, B, C, D, SEL0, SEL1: in bit;
Z: out bit);
end MUX4;
architecture ARC2 of MUX4 is
begin
P2: process (A, B, C, D, SEL0, SEL1)
begin
case (SEL0 & SEL1) is
when "00" => Z <= A;
when "01" => Z <= B;
when "10" => Z <= C;
when "11" => Z <= D;
when others => Z <= 0;
end case;
end process P2;
end ARC2;
Disegnare il simbolo di un multiplexer con tre ingressi di selezione. Quanti sono gli ingressi dati? Quante sono le uscite?
Quante sono le righe della tabella di verità completa? Quante le colonne?
Scrivere ALCUNE righe della tabella di verità.
Scrivere la tabella di verità nella versione "compatta".
Esaminare i vari multiplexer presenti in Deeds. In particolare fare il seguente esercizio: www.digitalelectronicsdeeds...MUX_2_1
Esaminare i fogli tecnici del 74HC253,
Dal nome si intuisce che è il componente "contrario" di un Multiplexer.
Dalla pagina www.digitalelectronicsdeeds.com...labtopics fare i seguenti esercizi:
Spesso lo stesso componente è indicato come decoder/demultiplexer. Motivare questa doppia denominazione dello stesso componente.
Quartier generale MSI a Nuova Taipei.
Fotografia di Solomon203 - Opera propria, CC BY-SA 3.0, https://commons.wikimedia.org/w/index.php?curid=30757449
Pagina creata nell'ottobre 2020
Ultima modifica: 6 settembre 2025
Appunti scolastici - Versione 0.1032 - Maggio 2025
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